门延迟
analysis of gate delay fault's testability in combinational circuits
组合电路门时滞故障的可测性分析
Gate delay computing in static timing analysis
静态时序分析中的门延时计算
always use fully synchronous design. you never need to reply on gate delay if your design is fully synchronous.
始终使用完全同步设计。如果设计是全同步的,则无需回应门延迟。
a new statistical model of gate delay and a new statistical static timing analysis method are proposed.
提出了一种新的门单元延迟的统计分析模型和一种新的统计静态时序分析方法。
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